`timescale 1ns / 1ps

module good_module_1(
    input clk,
    output data
);
endmodule

module good_module_2(
    input rst,
    output valid
);
endmodule

module good_module_3(
    input a,
    output b
);
endmodule

module good_module_4(
    input x,
    output y
);
endmodule

module good_module_5(
    input m,
    output n
);
endmodule
